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영어

This thesis proposes the PFD (Phase/Frequency Detector) that uses the dynamic CMOS logic circuit without the restriction of duty ratio. The conventional 3-state PFD with the large dead-zone consists of many transistors and has the long delay time, so it is not adequate for the PLL (Phase-Locked Loop) with the high frequency operation. For solving these demerits of the conventional 3-state PFD, the PFD that uses the dynamic CMOS logic circuit has the restriction of the duty ratio, which is that the duty ratio of the reference signal must be the same as the duty ratio of the VCO(voltage Controlled Oscillator) output signal. The proposed PFD architecture in this thesis present that it has almost the same performance as the PFD[6] and has no restriction of duty ratio using a SPICE simulation.

한국어

본 논문에서는 다이나믹 CMOS logic 회로를 이용한 위상/주파수 검출기의 duty ratio 제약 사항을 없애주는 구조를 제안하였다. 기존의 3-state 위상/주파수 검출기는 트랜지스터(transistor)의 개수가 많고, 회로의 지연 시간이 길기 때문에 그로 인한 dead-zone이 넓다. 따라서 3-state 위상/주파수 검출기를 이용한 위상동기루프는 높은 동작 주파수에서 동작하는데 적합하지 않다. 이러한 dead-zone의 단점을 해결하기 위해서 제안되어지고 있는 다이나믹 CMOS logic 회로를 이용한 위상/주파수 검출기는 기준 신호와 VCO(voltage Controlled Oscillator) 출력 신호의 duty ratio가 같아야 한다는 제약 사항이 있다. 따라서 본 논문에서는 [6]의 위상/주파수 검출기의 출력 신호 up 과 기준 신호를, down과 VCO 출력 신호를 각각AND 연산함으로써 duty ratio의 제약 사항을 없애 주었다. 본 논문에서 제안된 위상/주파수 검출기를 SPICE로 실험한 결과, duty ratio에 상관 없이 [6]의 위상/주파수 검출기와 차이가 없는 결과를 얻었다.