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영어

This study proposes an integrated verification methodology that combines coverage-driven verification and attribute-driven verification to enhance both completeness and automation in semiconductor design verification. Based on the IEEE 1800 SystemVerilog standard and UVM framework, we designed attribute definition items comprising four domains: attribute definition, stimulus generation, correctness judgment, and implementation. The results demonstrate that Cover Point serves as the critical link connecting attribute-driven and coverage-driven verification. Cover Point measures "whether this situation was tested," while Checking Logic determines "whether what occurred is correct." This research concretizes an abstract integration methodology into an executable framework.

한국어

본 연구는 커버리지 중심 검증과 속성 중심 검증을 통합하여 반도체 설계 검증의 완전성과 자동화를 동시에 향상시키는 체계적 검증 방법론을 제안하는 것을 목적으로 한다. 이를 위해 IEEE 1800 SystemVerilog 표준과 UVM 프레임워크를 기반으로, 속성 정의, 스티뮬러스 생성, 정확성 판정, 구현의 네 영역으로 구성된 속성 정의 항목을 설계하고 통합 검증 체계의 구조를 분석하였다. 연구 결과, 제안된 속성 정의 항목에서 Cover Point가 속 성 중심 검증과 커버리지 중심 검증을 연결하는 핵심 고리 역할을 수행함을 규명하였다. Cover Point는 "이 상황 이 테스트되었는가"를 측정하고, Checking Logic은 "발생한 것이 올바른가"를 판정하여 검증의 완전성과 정확성 을 분리 관리할 수 있음을 제시하였다. 본 연구는 추상적 통합 방법론을 실행 가능한 프레임워크로 구체화하였으 며, 향후 AI 기반 속성 도출 자동화 연구가 필요하다.