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영어

In this paper, we propose an efficient fixed-width complex multiplier design method and structure to reduce the computational complexity of FFT, and a pipeline FFT design method using the proposed complex multiplier. A fixed-width Booth multiplier design method is proposed through error compensation based on probabilistic statistics, and the structure of that is proposed using the method. The simulation shows that the error performance of the proposed error compensation method is superior compared to the conventional methods. Also, it is shown that the proposed fixed-width complex multiplier uses about 36% less logic gate than the existing complex multiplier. In addition, in SQNR simulation of 1024-point FFT, it is shown that the design by applying the proposed fixed-width complex multiplier is superior to the design by applying conventional complex multiplier. In 1024-point SDF FFT design with FPGA, it is shown that the design using the proposed complex multiplier occupies about 27% less logic gate compared to the design using the existing multiplier.

한국어

본 논문에서는 FFT의 연산 복잡도를 줄이기 위해 효율적인 고정길이 복소곱셈기의 설계 방법과 구조를 제안하고, 이를 이용하여 파이프라인 FFT를 효율적으로 설계하는 방법을 제안한다. 확률적 통계에 기반한 오차보 상을 통해 고정길이 Booth 곱셈기의 설계 방법을 제안하고, 이를 이용하여 고정길이 복소곱셈기의 구조를 제안한 다. 기존 오차보상 방법와 비교하여 제안한 방법의 오차성능이 우수하며, 기존 복소곱셈기 보다 제안한 복소곱셈 기가 하드웨어를 약 36% 적게 사용하였다. 또한, 1024 포인트 FFT의 SQNR(Signal to Quantization Noise Ratio) 시뮬레이션에서 기존 복소곱셈기를 적용한 방법 보다 제안한 고정길이 복소곱셈기를 적용한 방법의 SQNR 이 우수하게 나타났다. 1024 포인트 SDF FFT를 설계한 후 FPGA로 합성한 결과, 기존 복소곱셈기를 적용한 설 계 보다 제안한 복소곱셈기를 적용한 설계가 하드웨어를 약 27% 적게 사용하였다.