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A GHz-Level RSFQ Clock Distribution Technique with Bias Current Control in JTLs

원문정보

W. Cho, J. H. Lim, G. Moon

한국초전도저온학회 (구 한국초전도저온공학회) 한국초전도·저온논문지 (구 한국초전도저온공학회논문지) Vol.8 No.2 2006.05 pp.17-19
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목차

1. INTRODUCTION
 2. DELAY CONTROL UNIT
 3. PIPELINED-RSFQ LOGIC STRUCTURE
 4. CLOCK DISTRIBUTION TECHNIQUE FOR PIPELINED-SFQ SEQUENTIA LLOGIC
 5. CONCLUSION
 ACKNOWLEDGMENT
 REFERENCES

저자정보

  • W. Cho VLSI Design Lab., Dept. of Electronic Engineering, Hallym Univ., Okcheon-dong 1, Chuncheon, Kangwon-do, South Korea
  • J. H. Lim VLSI Design Lab., Dept. of Electronic Engineering, Hallym Univ., Okcheon-dong 1, Chuncheon, Kangwon-do, South Korea
  • G. Moon VLSI Design Lab., Dept. of Electronic Engineering, Hallym Univ., Okcheon-dong 1, Chuncheon, Kangwon-do, South Korea

참고문헌

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