earticle

영어

This paper presents the design of low-power AES cipher processor for smart card applications. For small area and low power design which are essential requirements for portable devices, the advanced Look- up table is constructed for both ByteSub and MixColumn transformations. The designed AES cipher processor was coded in Veilog-HDL, and synthesized through the use of Xilinx ISE 10.2c tool. In order to verify the designed processor, timing simulation is also performed by using simulator, ModelSim 6.2c. Also, a logic synthesis is performed using Xilinx FPGA Virtex2(XC2V3000) as a target device. Through the result of synthesis, we showed that the number of Slices is about 1,589, and the system is operated with the maximum clock speed of 89.7MHz.

한국어

본 논문에서는 스마트카드 적용을 위한 저전력 AES(Advanced Encryption Standard) 암호 프로세 서 설계를 제안한다. 제안한 방법에서는 휴대용 기기에 필수적인 작은 면적과 저전력을 위하여 ByteSub변환과정과 MixColumn변환과정에 대한 개선된 룩업 테이블을 구성하였다. 설계된 AES 암호 프로세서는 Verilog-HDL를 사용하여 구조적 모델링을 하였으며, Xilinx사의 ISE 10.2c 툴을 이용하여 논리 합성을 수행하였다. 설계 검증은 Modelsim 6.2c 툴을 이용하여 타이밍 시뮬레이션을 수행하였으 며, Xilinx FPGA Virtex2(XC2V3000) 소자를 사용하여 하드웨어 동작을 검증하였다. 논리 합성 결과를 통하여 Slice는 총 1,589개가 사용되었고, 최대 클럭 속도는 약 89.7 MHz이동작함을 확인하였다.