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영어

This paper presents the FPGA design of ARIA cipher algorithm based on modified F function. In conventional approach, three kinds of function are mainly used for substitution layer. In the proposed approach, an improved F function is introduced in such a way that three functions are merged into only one function for increasing the computation speed and reducing hardware overhead. The designed cryptosystem was described using Verilog HDL, and it was synthesized for a Xilinx VirtexE FPGA device, using the ISE 10.1 software tools. The cryptosystem operates at a clock frequency of 71 MHz with throughput of 652Mbps on Xilinx-VirtexE FPGA device.

한국어

본 논문에서는 연산 처리 속도를 증가시키기 위하여 개선된 F 함수 기반 ARIA 알고리듬의 FPGA 설계 및 구현에 관하여 기술한다. 기존 ARIA 알고리듬에서는 치환계층에서 3종류의 함수를 사용하지 만, 개선된 방법에서는 3종류의 함수를 단일 블록함수로 통합하여 구현한다. 구현된 고속 암호 프로 세서는 연산 속도가 매우 빠르며 또한, 하드웨어 오버헤드도 감소하게 된다. 제안된 ARIA 암호알고 리듬은 Verilog HDL을 이용하여 구조적 모델링을 행하였으며, Xilinx ISE 10.1i 툴을 이용하여 논리 합성을 수행하였다. 설계 검증은 Modelsim 6.2c 툴을 이용하여 타이밍 시뮬레이션을 수행하였으며, FPGA Prototype 시스템을 사용하여 설계된 하드웨어 동작을 검증하였다.