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영어

In this paper, wre present the design of 128-bit AES cipher processor using pipeline technique. In this approach, the pipeline technique is used for speeding-up the proposed processor such a way that a new Look-up table is constructed for ByteSub and MixColumn. The proposed AES cipher processor is coded in Veilog-HDL, and synthesized through the use of Xilinx ISE 10.2c tool. In order to verify the designed processor, timing simulation is also performed by using simulator, ModelSim 10.2c. Through the result of the logic synthesis, we showed that the number of Slices is about 4,864, and the system is operated with the maximum clock speed of 324MHz.

한국어

본 논문에서는 Pipeline 처리 기법을 이용한 128비트 AES 암호 프로세서의 설계를 제안한다. 제안 한 방법에서는 AES 암호 프로세서의 속도향상을 위하여 ByteSub변환과정과 MixColumn변환과정에 대한 새로운 룩업 테이블을 구성하였다. 구현된 AES 암호 프로세서는 Verilog-HDL를 사용하여 구조 적 모델링을 하였으며, Xilinx사의 ISE 10.2c 툴을 이용하여 논리 합성을 수행하였다. 설계 검증은 Modelsim PE 10.2c 툴을 이용하여 타이밍 시뮬레이션을 수행하였으며, FPGA Prototype 시스템을 사 용하여 설계된 하드웨어 동작을 검증하였다. 논리 합성 결과를 통하여 Slice는 총 4,864개가 사용되었 고, 최대 클럭 속도는 약 324MHz로 동작함을 확인하였다.