earticle

영어

In this paper, we describe design and implementation of audio encoder/decoder for voice synthesis. It uses the encoding of difference value of successive samples instead of the original sample value. and has the compression ratio of 4. The function is verified by using FPGA and the performance is measured by the fabricated chip using 0.35㎛ standard CMOS process. The system clock is 16.384㎒. The measured THD+n is from -40㏈ to -80㏈ with frequency variation and the power consumption is about 80㎽. It is suited for the mobile application of high audio quality and low power consumption.

한국어

본 논문은 음성합성에서 사용되는 오디오 부호기/복호기 설계 및 구현을 기술한다. 설계된 회로는 원래 음성 샘플대신에 연속되는 음성 샘플의 차를 부호화하는 방식으로 압축율은 4:1 이다. FPGA를 이용해서 각각의 기능을 검 증하고, 0.35㎛ 표준 CMOS 공정을 이용하여 칩으로 제작해서 성능을 측정하였다. 시스템 클럭 주파수는 16.384㎒ 를 사용한다. THD(Total Harmonic Distortion)+n은 주파수에 따라서 -40㏈에서 -80㏈ 값을 지니고, 전력 소모는 전원 전 압 3.3V에서 80㎽로써, 고음질과 저전력 소모를 요구하는 모바일 응용에 적합하다.