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영어

Due to the technology scaling, more transistors can be placed on a cache memories of a processor. However, processors become more vulnerable to the soft error because of the highly integrated transistors, and consequently, the reliability of the cache memory must consider seriously at the design space level. In this paper, we propose the reliability improving technique which can be achieved with low energy and low area overheads. The simulation experiments of the proposed scheme shows over 95.4% of protection rate against the soft error with only 0.26% of performance degradations. Also, It requires only 2.96% of extra energy consumption.

한국어

반도체 집적 기술의 발전은 단위 면적당 더 많은 캐쉬 메모리를 프로세서 내에 적재할 수 있도록 하였으나, 이로 인하여 프로세서는 소프트 에러에 대해 더 취약해지는 추세이며, 이는 설계 고려사항 중 신뢰성의 비중이 점점 더 커짐을 의미한다. 본 연구에서는 캐쉬 메모리 계층 중 소프트 에러에 가장 취약한 Last Level Cache에 대하여 낮은 에너지 소모와 공간 오버헤드를 갖는 저비용의 신뢰성 향상 기법에 대하여 제안하고 실험하였다. 실험 결과 소프트 에러에 대해 95.4%의 높은 에러 보호율을 보였으며, 성능은 단지 0.26%이하로 저하되었다. 또한 추가적인 에너지는 2.96%만 요구되었다.