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본 논문에서는 고속 Soc 설계시 필요한 클록킹 회로의 핵심 기술인 클록 듀티 보정 회로(Duty-Cycle Corrector: DCC)에 대해서 설명한다. 즉, 기존 논-피드백 DCC의 문제점인 XOR의 미스매치와 초기값에 의한 위상반전 문제를 설명하고, 이를 보완하는 새로운 구조의 논-피드백 DCC 회로를 제안하였다. 제안된 DCC회로는 기존 논-피드백 DCC 대비 더 적은 회로면적을 사용하는 장점을 갖는다.
In this paper, we introduce the clock duty correction circuit (DCC), which is a core technology of the clocking circuit required for high-speed SoC. The problem of the conventional non feedback DCC which has mismatch of the XOR and the phase inversion by the initial value is explained, and a new structure of the non feedback DCC circuit is proposed. The proposed DCC circuit has the advantage of using less circuit area compared to the conventional non feedback DCC circuit.
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CDR(Clock Data Recovery), Multi-clock generator, PLL(Phase-Locked Loop), EMI/EMC
